近日，外媒《BusinessKorea》报道称，三星的主要半导体负责人最近在半导体会议上表示正在加速3D DRAM商业化，并认为3D DRAM是克服DRAM物理局限性的一种方法，据称这将改变存储器行业的游戏规则。
3D DRAM是什么？它将如何颠覆DRAM原有结构？
壹、摩尔定律放缓，DRAM工艺将重构
1966年的秋天，跨国公司IBM研究中心的Robert H. Dennard发明了动态随机存取存储器（DRAM），而在不久的将来，这份伟大的成就为半导体行业缔造了一个影响巨大且市场规模超千亿美元的产业帝国。
DRAM的诞生为PC端、移动端、服务器端等需要处理大容量数据的应用奠定了技术基础，包括个人电脑（1981年由IBM研发）、智能手机、商用服务器、数据中心、物联网、云服务等应用领域。从2000年之后，个人电脑、智能手机等应用的爆发式增长，使DRAM在半导体存储器市场中占据着举足轻重的地位。
经过数十年的成长，DRAM早已成为半导体主流存储器之一，并成为了目前最常见的内存产品，还形成了由三星、SK海力士、美光等三大巨头为主导的市场格局。
从本质上讲，DRAM是一种易失性的、基于电容的、破坏性读取形式的存储器。DRAM的存储单元是由一个用于存储电荷的电容器和一个用于访问电容器的晶体管组成，由于设计简洁，因此可以实现极高的集成密度。
DRAM可存储大量的数据，能在处理数据的同时自行刷新和删除数据，相比于SRAM，DRAM的成本更低，存储器密度更高。但DRAM也有一些缺点，比如读写速度比SRAM慢，耗电量也较大。并且在现实中，晶体管会有漏电电流的现象，这导致电容上所存储的电荷数量并不足以正确地判别数据，而导致数据毁损，所以在DRAM工作时，需要定时刷新电路，克服电容漏电问题。
数十年来，摩尔定律一直是业界崇尚的黄金法则，也一直是半导体性能和成本的驱动因素。早前的DRAM可以满足业界需求，但随着摩尔定律推进速度放缓，DRAM工艺也步入了技术瓶颈期。
从技术进度上看，目前DRAM芯片工艺已经突破到了10nm级别。2022年11月中旬，美光已实现1β DRAM（第五代10nm级别DRAM）量产，据悉，该公司正在对下一代1γ（gamma）工艺进行初步的研发设计。而三星的技术路线图预计，2023年进入1b nm（第五代10nm级别DRAM）工艺阶段。针对DRAM芯片，随着晶体管尺寸越来越小，芯片上集中的晶体管就越多，这意味着一片芯片能实现更高的内存容量。
虽然10nm还不是DRAM的最后极限，但多年来DRAM的扩展速度明显放缓，新的DRAM节点也只是缩小一小部分，3D DRAM顺势成为了存储厂商迫切想突破DRAM工艺更高极限的新路径。
贰、平面升立体，3D DRAM跳出原框架
由上文可知，DRAM工艺突破放缓的原因主要在于存储单元的简洁结构——由一个用于存储电荷的电容器和一个用于访问电容器的晶体管组成。业界的思路也就是颠覆这种结构，并辅以特殊的材料，从而走向创新。
便于增强我们理解这种创新方式的，便是能与DRAM相媲美的存储器技术NAND Flash，后者早已抵达3D世界，并且如今还跨至4D空间。
当前对于克服DRAM物理局限性有着一定的紧迫性。此前，业界一直在尝试减小电路线宽，来提高DRAM芯片的密度。通常来说，线宽越小，晶体管越多，集成度越高，功耗越低，速度越快。
此方法的确是达到了效果，但随着线宽进入10nm范围，电容器漏电和干扰等物理限制的问题却明显增加。为了补救这种情况，业界还引入了high-k材料和极紫外（EUV）设备等新材料和新设备。但显然，在制造10nm或更先进的小型芯片中，现有的这些技术让芯片制造商显得心有余而力不足。
在大环境需求和供给的冲突逼迫下，让DRAM平面2D升至3D逐渐成为了业界追求技术突破的共识。
所谓3D DRAM，其实是一种将存储单元（Cell）堆叠至逻辑单元上方的新型存储方式，从而可以在单位晶圆面积上实现更高的容量。
针对3D DRAM的构想，BeSang公司曾经向外公布了3D Super-DRAM技术方案。据官网介绍，平面DRAM是内存单元数组与内存逻辑电路分占两侧，3D DRAM则是将内存单元数组堆栈在内存逻辑电路的上方，因此裸晶尺寸会变得比较小，每片晶圆的裸晶产出量也会更多。
而平面DRAM的工艺微缩会越来越困难，其中的关键要素是储存电容的高深宽比。通常来说，储存电容的高深宽比会随着组件工艺微缩而呈现倍数增加。所以从原理上看，3D DRAM可以有效解决平面DRAM当前的困境。
而令业界关心的成本问题，3D DRAM使用的3D堆栈技术将实现可重复使用储存电容，可有效降低单位成本。未来，DRAM从传统2D发展至3D立体，将是大势所趋，这对于存储器市场来说，也将迎来一种拥有全新结构的存储芯片。
叁、未来增长动力，大厂在蓄力3D DRAM
新技术发展前期，大都是艰难而缓慢的，然而这并不能阻挡企业追逐创新技术的步伐。在技术布局方面，美光早已开始部署3D DRAM的研发，是目前3D DRAM专利数较多的。
而三星于2021年在其DS部门内建立了下一代工艺开发研究团队，开始研究。在2022年SAFE论坛上，三星列出了Samsung Foundry 的整体3DIC历程，并表示将准备用一种逻辑堆栈芯片SAINT-D，来处理DRAM堆叠问题，其设计目的是想将八个HBM3芯片集成到一个巨大的中介层芯片上。近期，三星高管表示正在加速3D DRAM的商业化。不过，目前上述企业都没有披露该技术的更多信息。
通往3D DRAM道路的技术中，这里要特别提到的是HBM（High Bandwidth Memory，高带宽存储器）和无电容式IGZO（indium-gallium-zinc-oxide）技术。
HBM方面，2014年，AMD、SK海力士共同开发出HBM技术，该技术使用TSV（Through Silicon Via，硅穿孔）技术将数个DRAM芯片堆叠起来，大幅提高了容量和数据传输速率，自此便开启了DRAM 3D化发展道路。
后期在三星、美光、NVIDIA、Synopsys等企业的加速竞赛下，HBM内存技术已从HBM、HBM2、HBM2E升级至HBM3标准（第四代HBM）。
TrendForce集邦咨询认为，AI需求持续带动HBM存储器成长，并预估2023~2025年HBM市场年复合成长率有望成长至40~45%以上。
IGZO方面，2004年，IGZO氧化物被东京工业大学的细野教授发现并发表在《自然》杂志上。在2020 IEDM（International ElectronDevices Meeting）上，美国和比利时的独立研究小组IMEC展示了无电容器DRAM。
据当时消息显示，这款DRAM具有两个IGZO-TFTs，没有存储电容，这种2T0C(2 Transistor -0 Capacitor) DRAM架构有望克服经典1T1C DRAM密度缩放的关键障碍，即小单元中Si晶体管的大截止电流尺寸，以及存储电容器消耗的大面积。在2021 IEDM上，IMEC再次展示了无电容DRAM，在第一次的基础上进行了改进，保留率和耐久性都有了提高。
同时，据中科院微电子研究所的官网信息显示，在2021 IEDM上，中科院微电子研究所李泠研究员团队联合华为/海思团队首次提出了新型CAA。该结构有效减小了器件面积，且支持多层堆叠，通过将上下两个CAA器件直接相连，每个存储单元的尺寸可减小至4F2，使IGZO-DRAM拥有了密度优势。
2022年，华为与中科院微电子研究所联合提出基于基于铟镓锌氧IGZO-FET（由In、Ga、Zn、O组成的透明氧化物）的CAA（Channel-All-Around）构型晶体管3D DRAM技术，此成果有望克服传统1T1C结构DRAM的微缩挑战。
2023年1月，针对平面结构IGZO-DRAM的密度问题，中科院微电子所微电子重点实验室刘明院士团队在垂直环形沟道结构（CAA）IGZO FET的基础上，研究了第二层器件堆叠前层间介质层工艺的影响，验证了CAA IGZO FET在2T0C DARM应用中的可靠性。该研究成果有助于推动实现4F2 IGZO 2T0C-DRAM单元。
业界认为，HBM的出现开启了DRAM 3D化发展道路，无电容IGZO-DRAM也成为了实现高密度3D DRAM的合适候选者。但很多技术现还在探索中，最终能否使DRAM实现3D堆叠，开始新的技术方向，还暂未可知。
不过，从工艺上看，三星当前量产的最尖端DRAM线宽为12nm工艺，美光已经量产了10nm DRAM芯片。考虑到目前DRAM线宽微缩至10nm将面临的情况，业界认为3~4年后新型DRAM商业化将成为一种必然，而不是一种方向。
从应用领域上看，近年来，虽然消费终端市场的萧条让存储器市场步入冬季，但汽车电子、AI服务器等其他领域对存储器的需求仍然不缺。而针对新型DRAM的未来，三星电子半导体研究所副社长兼工艺开发室负责人Lee Jong-myung于3月10日在韩国首尔江南区三成洞韩国贸易中心举行的“IEEE EDTM 2023”上表示，3D DRAM被认为是半导体产业的未来增长动力。
目前3D DRAM的市场格局暂不清晰。总体而言，对DRAM芯片来说，3D DRAM将是一个新的起点，对存储商来说，这是一次可以抢占下一个战略高地的机会。
